KAIST, 3차원 적층형 화합물 반도체 소자 제작 성공
KAIST, 3차원 적층형 화합물 반도체 소자 제작 성공
  • 이웃집과학자
  • 승인 2021.06.15 15:47
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KAIST(총장 이광형)는 전기및전자공학부 김상현 교수 연구팀이 *모놀리식 3차원 집적의 장점을 극대화해 기존의 통신 소자의 단점을 극복하는 화합물 반도체 소자 집적 기술을 개발했다고 14일 밝혔습니다.

*모놀리식 3차원 집적: 하부 소자 공정 후, 상부의 박막층을 형성하고 상부 소자 공정을 순차적으로 진행함으로써 상하부 소자 간의 정렬도를 극대화할 수 있는 기술로 궁극적 3차원 집적 기술로 불린다.

 

KAIST 전기및전자공학부 정재용 박사과정이 제1 저자로 주도하고 한국나노기술원 김종민 박사, 광주과학기술원 장재형 교수 연구팀과의 협업으로 진행한 이번 연구는 반도체 올림픽이라 불리는 ‘VLSI 기술 심포지엄(Symposium on VLSI Technology)’에서 발표됐습니다. (논문명 : High-performance InGaAs-On-Insulator HEMTs on Si CMOS for Substrate Coupling Noise-free Monolithic 3D Mixed-Signal IC). 

 

VLSI 기술 심포지엄은 국제전자소자학회(International Electron Device Meetings, IEDM)와 더불어 대학 논문의 채택비율이 25%가 되지 않는 저명한 반도체 소자 분야 최고 권위 학회입니다.

 

반도체 소자는 4차 산업 혁명의 특징인 초연결성 구현을 위한 핵심 통신소재 및 부품으로서 주목받고 있는데요. 

 

특히 통신 신호, 양자 신호는 아날로그 형태의 신호이고 신호전달 과정에서 신호의 크기가 약해지거나 잡음이 생겨 신호의 왜곡이 생기기도 합니다. 따라서 이러한 신호를 주고받을 때 고속으로 신호의 증폭이 필요한데 이러한 증폭 소자에서는 초고속, 고출력, 저전력, 저잡음 등의 특성이 매우 중요합니다. 또한 통신 기술이 발전함에 따라 이를 구성하는 시스템은 점점 더 복잡해져 고집적 소자 제작기술도 중요합니다.

 

통신 소자는 통상적으로 두 가지 방식으로 구현되는데요. 실리콘(Si)을 사용해 집적도 높은 Si CMOS를 이용해 증폭 소자를 구현하는 방법과 *III-V 화합물 반도체를 증폭 소자로 제작하고 기타 소자들을 Si CMOS로 제작해 패키징 하는 방식이 있습니다. 그러나 각각의 방식은 단점이 존재합니다. 기존의 실리콘(Si) 기술은 물성적 한계로 인해 차단주파수 특성 등 통신 소자에 중요한 소자 성능 향상이 어려우며 기판 커플링 잡음 등 복잡한 신호 간섭에 의한 잡음 증가 문제가 있습니다. 반면, III-V 화합물 반도체 기술은 소자 자체의 잡음 특성은 우수하지만 다른 부품과의 집적/패키징 공정이 복잡하고 이러한 패키징 공정으로 인해 신호의 손실이 발생하는 문제가 있습니다.

* III-V 화합물 반도체: 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체로 전하 수송 특성 및 광 특성이 매우 우수한 소재.

그림 1. 이번 연구에서 제작한 Si CMOS기판 상 InGaAs HEMT 단면 주사현미경 이미지.
그림 1. 이번 연구에서 제작한 Si CMOS기판 상 InGaAs HEMT 단면 주사현미경 이미지.

연구팀은 이러한 문제 해결을 위해 증폭 소자 이외의 소자 및 디지털 회로에서 좋은 성능을 낼 수 있는 Si CMOS 기판 위에 아날로그 신호 증폭 성능이 매우 우수한 III-V 화합물 반도체 *HEMT를 3차원 집적해 Si CMOS와 III-V HEMT의 장점을 극대화하는 공정 및 소자 구조를 제시했는데요. 3층으로 소자를 쌓아나감으로써 같은 기판 위에 집적할 수 있는 방식입니다. 이와 동시에 기판 신호 간섭에 의한 잡음을 제거할 수 있음을 증명했습니다.

*HEMT: High-Electron Mobility Transistor

 

연구팀은 하부 Si CMOS의 성능 저하 방지를 위해 300oC 이하에서 상부 III-V 소자를 집적하는 웨이퍼 본딩 등의 초저온 공정을 활용해 상부 소자 집적 후에도 하부 Si CMOS의 성능을 그대로 유지할 수 있었습니다.

 

또한 고성능 상부 III-V 소자 제작을 위해서 InGaAs/InAs/InGaAs의 양자우물 구조를 도입해 높은 전자 수송 특성을 실현했으며 100 나노미터(nm) 노드 공정 수준으로도 세계 최고 수준의 차단 주파수 특성을 달성했습니다. 이는 10 나노미터(nm) 이하 급의 최첨단 공정을 사용하지 않고도 그 이상의 우수한 성능을 낼 수 있는 융합 기술로 향후 기존과 다른 형태의 파운드리 비즈니스 방식의 도입 가능성을 증명했다고 할 수 있습니다.

그림 2. 모놀리식 3차원 적층형 소자의 차단주파수 성능 비교.
그림 2. 모놀리식 3차원 적층형 소자의 차단주파수 성능 비교.

더불어 연구진은 이러한 3차원 집적 형태로 소자를 제작함으로써 기존에 SI CMOS에서 존재하는 기판 간섭에 의한 잡음을 해결할 수 있음을 실험을 통해 최초로 증명했습니다.

 

김상현 교수는 “디지털 회로 및 다양한 수동소자 제작에 최적화된 Si CMOS 기판 위에 증폭기 등의 능동소자 특성이 현존하는 어떤 물질보다 우수한 III-V 화합물 반도체 소자를 동시 집적할 가능성을 최초로 입증한 연구로, 향후 통신 소자 등에 응용이 가능할 것으로 생각한다”라며 “이번 기술은 향후 양자 큐빗의 해독 회로에도 응용할 수 있어 그 확장성이 매우 큰 기술이다. 다양한 분야에서 활용할 수 있도록 후속 연구에 힘쓰겠다”라고 말했습니다.

 

한편 이번 연구는 한국연구재단 지능형반도체기술개발사업, 경기도 시스템반도체 국산화 연구지원 사업 등의 지원을 받아 진행됐습니다.

 

□ 연구개요

1. 연구 배경 및 내용

현재 5G통신(IOT, IOE향), 차량간 통신(자율주행)을 포함 여러 분야에서 RF소자 시장이 급속도로 커지고 있으나 band 주파수 대역이 올라감에 따라 RF스위치의 효율은 지속적으로 저하되고 있다. 또한 디지털 회로 블록과 아날로그 회로 블록 간의 기판 잡음 커플링으로 인해 예상하지 못한 시스템 성능저하 문제가 심각해지고 있다.

한편으로는 패키징 시의 RF모듈-logic모듈간 저항, 캐패시턴스 등의 영향으로 모듈 단위의 RF매칭이 어려워지고 있으며 이를 해결하기 위해서 TSV기술을 중심으로 한 소자 적층 기술이 연구되고 있다. 이는 적층 기술을 통해 모듈간 인터커넥션 길이를 줄임으로 인해 기생 성분을 최소화하고자 하는 접근방법이다.

하지만 TSV는 적층 기술은 적층 가능 두께 및 via size의 미세화에 제한이 있기 때문에 궁극적으로는 모놀리식 적층을 통한 기생저항, 캐패시턴스의 최소화가 향후 6G용으로 이루어질 주파수 대역폭 확대에 대응할 수 있는 기술이라 할 수 있다. 

소재의 관점에서는 궁극적으로 THz대역에 대응이 가능한 현존하는 유일한 재료인 III-V 화합물 반도체를 활용할 수 있는 집적 기술 개발이 매우 중요하다. 

다양한 어플리케이션 시장성의 확대로 큰 경제효과를 기대 할 수 있고 진입장벽이 높은 신기술로서 기술적 난이도가 높은 RF/logic (Analog-Digital) 모놀리식 적층 기술 개발을 통해 중국 반도체 업체 등의 추격을 따돌릴 수 있는 고부가가치 기술로 개발이 가능할 것으로 생각된다. 

따라서, 본 연구에서는 III-V 화합물 반도체 소자의 모놀리식 3차원 집적 기술을 활용하여 디지털 회로 및 수동 소자 제작에 유리한 Si CMOS회로 위에 고성능 III-V transistor 제작 기술을 개발하였다.

기존의 RF칩은 통상적으로 고집적에 유리한 Si 기반의 CMOS 기술을 사용하거나 성능이 우수한 III-V 화합물 반도체 칩과 기타 기능을 하는 CMOS 기술을 패키징 기술로 통합 모듈화하여 제작되었지만 두 방식 모두 각각의 장단점이 존재했다. 본 연구에서는 기존 기술의 한계를 극복하고 각 기술의 장점만을 극대화할 수 있는 모놀리식 3차원 집적 기술을 개발하였다. 

모놀리식 3차원 집적은 제작된 하부 소자 위에 상부 반도체 박막을 형성하고 상부 소자를 순차적으로 집적하는 방식으로 상부 반도체 박막 형성 및 상부 소자 제작 시, 하부 소자의 특성을 유지하기 위해서는 상부 소자 공정온도가 낮아야만 제약이 있다. 이를 위해 본 연구에서는 200oC 이하의 저온에서 공정이 가능한 연구진의 웨이퍼 본딩 기술을 활용하여 III-V 화합물 반도체층을 Si CMOS 기판 위에 형성하고 300oC 이하의 공정으로 transistor 제작을 구현하였다. 이러한 저온 공정의 도입으로 상부 소자 적층 후에도 하부 Si CMOS 소자는 특성 열화 없이 성능을 그대로 유지하고 있음을 소자의 transfer curve특성 및 링 오실레이터 특성으로 검증하였다. 

또한 III-V 소자의 우수한 전하 수송 특성을 위해서 양자우물 구조를 도입하였고 그 결과 높은 transconductance 특성을 확보하여 모놀리식 3차원 적층형 transistor에서 세계 최고 차단주파수 특성을 획득하였다. 

이와 같이 웨이퍼 본딩 기반의 모놀리식 3차원 집적 기술을 통해 하부의 Si CMOS 소자의 장점을 그대로 유지하면서 상부에 매우 고성능의 III-V RF transistor 를 집적 가능함을 증명한 것에 본 연구의 큰 의미가 있다고 할 수 있으며 이를 통해 최첨단 Si CMOS 공정과 100 nm 노드급의 III-V 화합물 반도체 공정의 조합하는 등의 새로운 형태의 파운드리 비즈니스 모델이 가능함도 증명했다고 할 수 있다.

위와 같은 연구의 우수성을 입증 받아, 국제 저명 컨퍼런스인 Symposium on VLSI Technology 발표 논문으로 채택되었으며 향후 통신 소자 및 양자컴퓨팅 readout회로와 같은 혼성회로 제작에 응용될 것이 기대된다.

2. 기대 효과

 상술한  같이 현재 고속 통신칩은 통신 기술의 발전에 따라 점점 더 복잡해지고 있으며 고속의 증폭 소자가 필요하지만 기존의 기술로는 이러한 특성을 둘 다 만족할 수 없다. 본 연구에서 제시한 새로운 집적 방식을 통해 초고속, 고출력, 저전력, 저잡음 특성을 만족하는 혼성회로 제작이 가능해짐에 따라 미래의 미래의 통신칩 업계에서의 활용이 기대된다. 또한 양자 컴퓨팅용 큐빗 readout 회로에서도 저잡음 고주파 증폭 소자가 필요한데 본 기술을 응용하여 큐빗과의 직접 집적도 가능할 것으로 보여 응용이 예상된다.


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